Adderul este nodul în care funcționează operația aritmetică de însumare a codurilor digitale a două numere binare. Numerele din orice sistem de numere poziționale sunt adăugate consecutiv. Prin urmare, este posibil să adăugăm numere binare în prezența nodurilor care realizează sumarea cifrelor unei cifre a termenilor, cu posibilitate de transfer posibil de la următoarea cifră minoră. Astfel de noduri includ sumele combinate de o singură cifră și adiții.
Ansamblul de jumătăți adițional HS este conceput să însumeze două numere binare de o singură cifră ai și bi. Tabelul de adevăr al jumătății adderului este prezentat în Fig. 4.45. a. Suma lui Si este egală cu una atunci când unitatea este setată la intrarea ai sau la intrarea bi. La apariția simultană a intrărilor de unități se produce semnalul de transfer Pi + 1.
Expresii logice care descriu comportamentul semnalelor de ieșire:
Semnalul Si este descris printr-o formulă numită "inegalitate logică", sau "sumă prin mod 2", semnalul purtând conjugarea logică a și bi.
Schema funcțională care realizează datele de dependență este prezentată în Fig. 4.45, b. Circuitul conține două invertoare, un element logic 2I-2I-OR, o celulă 2I și două invertoare, are două intrări ai și bi. Ieșirile sunt Si și Pi + 1. care sunt suma și transporta, respectiv.
Aparatul poate fi implementat pe elementele logice AND, OR (Figura 4.46, a). Principala cerință pentru aceasta este obținerea vitezei maxime cu numărul minim de elemente de serie incluse.
Half-adder are două intrări și este adecvată pentru utilizarea în cifra de ordine scăzută a sumatorului (a0, b0). La ieșirea celei mai puțin semnificative cifre, poate să apară un transfer p1. iar cel de-al doilea bit trebuie să aibă trei intrări - a1. b1. p1. Adderul pentru trei intrări poate fi reprezentat ca o includere secvențială a două jumătăți adder: prima sumă cifrele a1. b1 și generează sume intermediare și valori de transfer. A doua jumătate adderă adaugă cartea de la cifra precedentă pi cu o sumă intermediară. Expresiile pentru semnalele de ieșire sunt scrise în următoarea formă:
Pe baza acestor expresii, este posibil să se construiască un adder pe două jumătăți.
Un combinator combinator cu un singur bit SM este proiectat să însumeze trei numere binare de o singură cifră: ai. bi și pi. are două ieșiri: rezultatul sum este Si și ieșirea transferului la următoarea cifră este Pi + 1. La intrările a. bi ajunge valorile cifrelor sumabile ale cifrei date, intrarea pi este valoarea transferului de la următoarea cifră minoră. Funcționarea agregatului cu trei intrări este prezentată în Tabelul. în figura 4.47. De asemenea, indică denumirea grafică condiționată.
Pe baza tabelului de adevăr (Figura 4.47, a), funcțiile de comutare în SDNF pentru Si și Si + 1 vor avea următoarea formă:
Minimizați expresiile rezultate folosind hărțile Weich (Figura 4.48).
Expresia logică minimizată pentru rezultatul transferului la următoarea cifră Pi + 1 se găsește pe harta Carnot:
Funcția Gi este numită funcția de generare a descărcării de biți i, iar Ti este funcția de transfer de transfer pentru bitul i. Si = pi RiNi.
Analiza tabelului pentru Si arată că funcția de comutare nu poate fi simplificată. Apoi transformăm această expresie folosind regulile algebrei logice. Ne unim primul și al patrulea, al doilea și al treilea minterm, și factorii lor comuni (pi și) am scos parantezele:
Introducem notația: echivalența logică ca = (ai bi), non-egalitatea logică Ni = (ai) și scrierea
Considerând că Ni = și invers Ri =. pot fi scrise
Aceste expresii arată compact, dar nu sunt reduse la minimum. Și totuși, se poate face o minimalizare. Conform tabelului de adevăr (vezi Figura 4.47a), se poate concluziona că legătura unui semnal de ieșire inversat cu o sumă logică (ai Ú bi Ú pi) și (ai bi pi) forma Si:
Egalitatea poate fi dovedită algebric. Semnalul de transfer este scris în formular
Diagrama funcțională a dispozitivului, efectuată în conformitate cu ultimele două expresii, este prezentată în Fig. 4.49.
Microcircuit K555IM5 - două sumator un bit completă efectuează o operațiune adăugarea a trei numere cu o singură cifră în binar cu transferul în vârstă din dreapta (Figura 4.50 ..).
Starea nivelurilor de ieșire ale circuitului, în funcție de stările de la intrările A. B și Pn, corespunde celor indicate în tabelul din Fig. 4. 47, a. Nivelurile semnalului ridicat și scăzut la ieșirile circuitului S și Pn + 1 sunt setate dacă există niveluri ridicate și joase la toate intrările cipului.
4.6.2 Summatorii binari cu mai multe biți
În funcție de modul în care introduceți codurile de sumare, totalizatorii sunt împărțiți în două tipuri: secvențiale și paralele.
În funcție de modul în care introduceți codurile de sumare, totalizatorii sunt împărțiți în două tipuri: secvențiale și paralele.
În codorul primului tip, codurile numerice sunt introduse într-o formă secvențială, adică descărcarea după descărcare (cea mai puțin semnificativă cifră în direcția înainte), sumatorii din cel de-al doilea tip, fiecare dintre summandele sunt furnizate într-o formă paralelă, adică simultan de toți biții.
Acțiunea sumator secvențială (Fig. 4.51.) Este compus dintr-un bit SM full sumator (D 8), trei universal registru RG 1, RG 2, RG 3, semnalul de transport de stocare tip declanșare D (D 9), circuitul de comandă care cuprinde bistabilele D1, D2 și celulele logice AND, OR (D3, D4, D5). Înainte de începerea operării, declanșatoarele și registrele sunt transferate la starea zero inițială printr-un impuls inițial de setare (Reset). Apoi, prin semnalul de „înregistrare“, declanșator D l este transferat într-o stare, iar impulsurile de sincronizare care începe descărcarea termenii A și B înregistrează RG 1 și RG 2, începând cu biții cei mai puțin semnificativi. Odată descărcat la intrarea sumator expuse biți a0 și b0 și transferul semnalului P0 = 0, ieșirea rezultatului sumei sumator va fi setat S0 iar semnalul transporta P1.
Cu semnal „Suma“., Aparatul este transferat în modul bitwise numere de adiție aritmetice A și B. impulsurile de timp TI furnizate la toate cele trei registre simultan la un transfer de memorie de declanșare. La sfârșitul sumării, rezultatul este fixat în registrul de ieșire RG 3 și semnalul de transfer în declanșatorul de memorie D 9.
Dispozitivul considerat cu modificări minore face posibilă implementarea unei game largi de scheme de lucru.
Dezavantajul adepților succesivi este viteza redusă. Timpul maxim de însumare al unei astfel de scheme este tsum = n t0. unde t0 este momentul semnalelor ceasului și n este lățimea bitului termenilor. În plus, prin această construcție, este imposibil să se efectueze un transfer ciclic, adică Adăugarea unității de transport de la cea mai mare cifră la cea mai mică cifră semnificativă a sumei.
Un combinator paralel combinat este construit pe baza unei conexiuni în cascadă a combinatorilor de o singură cifră. Acestea pot fi efectuate cu transfer secvențial, paralel și de grup.
Adder-ul cu transfer secvențial bitar al acțiunii paralele constă din biți separați, fiecare dintre ei conținând o singură cifră (Fig. 4.52).
În acest tip de împărțire, transferul se extinde secvențial de la descărcare la descărcare, deoarece suma se formează în fiecare descărcare separată. În cele mai nefavorabile condiții, transferul are loc în toate categoriile de termeni. Timpul maxim de transfer este
unde t1 este timpul de generare al transferului într-o singură descărcare,
n este numărul de cifre al numărătorului.
Acest tip de agregat este cel mai simplu din punctul de vedere al construirii circuitelor și lanțurilor de transfer, dar are o viteză relativ scăzută.
Un reprezentant tipic al combinatorului de combinații cu transfer secvențial este un adaos K155IMZ pe patru biți.
Articole similare
Trimiteți-le prietenilor: