Verilog este o limbă destul de simplă, cu o cantitate mică de cuvinte de serviciu. Este recomandat să-l utilizați în formare, deoarece construcțiile de bază sunt simple și accesibile. Verilog - limbă specializată. și VHDL este mai universal și este adesea folosit nu numai pentru modelele de circuite digitale, dar și pentru alte modele. Dar, în simplitate și în eficiență, acest limbaj pierde clar. Trebuie avut în vedere că pentru descrierea unei structuri în VHDL vor fi necesare mai multe caractere. decât în Verilog.
Dacă doriți să începeți cu una mai simplă, alegeți Verilog. Sintaxa sa este similară cu limba C. Verilog este considerat cel mai eficient pentru învățarea în prima etapă, are modele simple, dar eficiența aplicației nu este inferioară VHDL, care este mai complicată de numărul de caractere ASCII cel puțin. Și experții recomandă, prin urmare, să studieze mai întâi despre Verilog.
VHDL (circuite integrate de mare viteză) Limbajul de descriere a hardware-ului a fost dezvoltat în mie nouă sute optzeci și trei. Ordinea era de la Pentagon. Scopul ordinului este de a putea descrie în mod formal circuitele logice în toate etapele când se dezvoltă sisteme electronice. Aprobarea primului standard a avut loc în mie nouă sute optzeci și șapte, iar ultima din două mii două.
Verilog HDL a fost dezvoltat de Gateway Design Automaton pentru limba internă a simulării. Cadence a cumpărat Gateway-ul în mie nouă sute optzeci și nouă și la lăsat pe Verilog în uz public. Pentru prima dată, definirea nivelului limbii a avut loc într-o mie nouă sute nouăzeci și cinci ani, iar ultima - în două mii primul an.
Deși, pe nume, aceste limbi par a fi similare, Verilog HDL și VHDL - cu toate acestea, există o mulțime de diferențe. Iată principalele. Verilog - similar limbajului de programare C (sintaxă, "ideologie"). Cuvintele oficiale sunt practic absente și, cu ajutorul unor simple construcții de bază, studiul este simplificat, ceea ce permite utilizarea lui Verilog în scopuri didactice. În același timp, mită eficiența și specializarea limbii. VHDL are mai multă versatilitate și utilizare mai largă. Această limbă poate descrie nu numai circuitele electronice digitale, ci și alte modele. În același timp, eficiența și simplitatea sunt pierdute aici. Dacă vom descrie aceeași construcție cu aceste două limbi, atunci VHDL va trebui să utilizeze de trei până la patru ori mai multe simboluri (ASCII) ca în Verilog.
Articole similare
Trimiteți-le prietenilor: